VerilogHDLManual.md

@@ -24,12 +24,12 @@ always @(posedge clk) begin
 end
 ```
 
-- `assign`：**組合せ回路の論理式を記述するための代入文**。`wire` 型の信号に対して使用され、常に右辺の論理式に応じて出力が変化します。
+- `assign`：**組合せ回路の論理式を記述するための代入文**。`wire` 型の信号に対して使用され、いつでも右辺の論理式に応じて出力が変化します。
 - `always`：**条件に基づく処理（順序回路や条件に基づいた組み合わせ回路）を記述するブロック**。
     - `always @(posedge clk)` などクロックを指定して、**フリップフロップを使った順序回路の動作**を記述することができます。
     - `always @(*)` のようにセンシティビティリストに `*` を使って、**条件に基づいた組み合わせ回路**を記述することができます。
 
-ここでは Verilog の基本的な module の書き方や testbench の作成方法を簡潔に解説します。
+ここでは Verilog HDLの基本的な`module`の書き方やテストベンチの作成方法を簡潔に解説します。
 
 ### 1. 基本のmoduleの書き方
 
@@ -46,7 +46,7 @@ module and_gate (
 endmodule
 ```
 
-ここで使用されている`assign`は、入力`inA`と`inB`のビット単位のAND演算をリアルタイムで出力`out`に反映する文です。`assign`文は、組み合わせ回路の記述において広く用いられます。
+このように`assign`を用いて、入力`inA`と`inB`のビット単位のAND演算をリアルタイムで出力`out`に反映する組み合わせ回路を記述しています。
 
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