VerilogHDLManual.md

@@ -121,8 +121,8 @@ always @(posedge clk) begin
 end
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-`always`文の中でクロックに同期した代入を実施する場合は`<=`を使います。また、その変数は`reg`として宣言する必要があります。
-`assign`文は、「いつでも」左辺と右辺が同じであることを記述しているため、「特定の条件（クロックの立ち上がり、等）の時、左辺に代入する」ことを記述する`always`文の中では使えません。
+`always`の中でクロックに同期した代入を実施する場合は`<=`を使います。また、その変数は`reg`として宣言する必要があります。
+`assign`文は、「いつでも」左辺と右辺が同じであることを記述しているため、このように「特定の条件（クロックの立ち上がり、等）の時、左辺に代入する」ことを記述する`always`の中では使えません。
 
 
 ## 数値