VerilogHDLManual.md

@@ -29,7 +29,7 @@ end
 
 以降ではまず、Verilog HDLの基本的な`module`の書き方やテストベンチの作成方法を簡潔に解説します。
 
-### 1. 基本のmoduleの書き方
+### 基本のmoduleの書き方
 
 Verilog HDLでは`module`を使って回路ブロックを作成します。
 
@@ -48,7 +48,7 @@ endmodule
 
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-### 2. テストベンチの基本
+### 基本のテストベンチの書き方
 
 テストベンチは、記述した回路が正しく動作するかを検証するためのVerilog HDLコードです。