VerilogHDLManual.md

@@ -54,7 +54,7 @@ endmodule
 
 テストベンチは、記述した回路が正しく動作するかを検証するためのVerilog HDLコードです。
 
-### 例：ANDゲート用 Testbench
+### 例：ANDゲート用テストベンチ
 ```verilog
 module testbench;
     // パラメータ