| ... | ... | @@ -16,7 +16,7 @@ Verilogでの基本構成は以下のようになります： |
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- `always`：**条件に基づく処理（順序回路や条件に基づいた組み合わせ回路）を記述するブロック**。
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- `always @(posedge clk)` などクロックを指定して、**フリップフロップを使った順序回路の動作**を記述することができます。
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- `always @(*)` のようにセンシティビティリストに `*` を使って、**条件に基づいた組み合わせ回路**を記述することができます。
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例：
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```verilog
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wire a, b, y;
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assign y = a & b; // wireへのassign（組み合わせ回路）
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