VerilogHDLManual.md

@@ -16,7 +16,7 @@ Verilogでの基本構成は以下のようになります：
 例：
 ```verilog
 wire a, b, y;
-assign y = a & b;  // wireへのassign
+assign y = a & b;  // wireへのassign（組み合わせ回路）
 
 reg state;
 always @(posedge clk) begin