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Update VerilogHDLManual
authored
Apr 17, 2025
by
Junichiro Kadomoto
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VerilogHDLManual.md
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83e77284
...
@@ -233,6 +233,25 @@ for (i = 0; i < N; i = i + 1) 式;
...
@@ -233,6 +233,25 @@ for (i = 0; i < N; i = i + 1) 式;
C言語と同じ。
C言語と同じ。
### generate
generate文を使うと、複数のインスタンスを生成することができます。
```
verilog
genvar
i
;
// generate文用の変数
generate
for
(
i
=
0
;
i
<
8
;
i
=
i
+
1
)
begin
:
gen_and
and_gate
u_and
(
.
inA
(
a
[
i
]),
.
inB
(
b
[
i
]),
.
out
(
y
[
i
])
);
end
endgenerate
```
例:8bit AND ゲートの配列生成
### case
### case
C言語の
`switch`
文に相当します。
C言語の
`switch`
文に相当します。
...
...