VerilogHDLManual.md

@@ -233,6 +233,25 @@ for (i = 0; i < N; i = i + 1) 式;
 
 C言語と同じ。
 
+### generate
+
+generate文を使うと、複数のインスタンスを生成することができます。
+
+```verilog
+genvar i;  // generate文用の変数
+generate
+    for (i = 0; i < 8; i = i + 1) begin : gen_and
+        and_gate u_and (
+            .inA(a[i]),
+            .inB(b[i]),
+            .out(y[i])
+        );
+    end
+endgenerate
+```
+
+例：8bit AND ゲートの配列生成
+
 ### case
 
 C言語の`switch`文に相当します。