VerilogHDLManual.md

@@ -26,7 +26,7 @@ always @(posedge clk) begin
     state <= next_state;  // クロックの立ち上がりに応じたregへの代入（順序回路）
 end
 
-reg [1:0] sel;  // always @(*)内での使用に向けて2bitのreg変数を宣言
+reg out;  // always @(*)内での使用に向けてreg変数を宣言
 always @(*) begin
     if (sel == 2'd0) begin
         out = in0;