VerilogHDLManual.md

@@ -16,11 +16,11 @@ Verilogでの基本構成は以下のようになります：
 例：
 ```verilog
 wire a, b, y;
-assign y = a & b;  // `wire` への `assign`
+assign y = a & b;  // wireへのassign
 
 reg state;
 always @(posedge clk) begin
-    state <= next_state;  // クロックの立ち上がりに応じた `reg` への代入（順序回路）
+    state <= next_state;  // クロックの立ち上がりに応じたregへの代入（順序回路）
 end
 ```