| ... | ... | @@ -15,7 +15,7 @@ Verilogでの基本構成は以下のようになります： |
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- `assign`：**組み合わせ回路の論理式を記述するための代入文**。`wire` 型の信号に対して使用され、いつでも右辺の論理式に応じて出力が変化します。
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- `always`：**条件に基づく処理（順序回路や条件に基づいた組み合わせ回路）を記述するブロック**。
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- `always @(posedge clk)` などクロックを指定して、**順序回路**の動作を記述することができます。
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- `always @(*)` のようにセンシティビティリストに `*` を使って、**条件に基づいた組み合わせ回路**を記述することができます。`assign` では記述が難しい、複雑な条件分岐を伴う組み合わせ回路の記述に適しています。
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- `always @(*)` のようにセンシティビティリストに `*` を使って、**条件に基づいた組み合わせ回路**を記述することができます。assignでは記述が難しい、複雑な条件分岐を伴う組み合わせ回路の記述に適しています。
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```verilog
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wire a, b, y;
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