| ... | ... | @@ -24,7 +24,7 @@ always @(posedge clk) begin |
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end
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```
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- `assign`：**組合せ回路の論理式を記述するための代入文**。`wire` 型の信号に対して使用され、いつでも右辺の論理式に応じて出力が変化します。
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- `assign`：**組み合わせ回路の論理式を記述するための代入文**。`wire` 型の信号に対して使用され、いつでも右辺の論理式に応じて出力が変化します。
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- `always`：**条件に基づく処理（順序回路や条件に基づいた組み合わせ回路）を記述するブロック**。
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- `always @(posedge clk)` などクロックを指定して、**フリップフロップを使った順序回路の動作**を記述することができます。
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- `always @(*)` のようにセンシティビティリストに `*` を使って、**条件に基づいた組み合わせ回路**を記述することができます。
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