VerilogHDLManual.md

@@ -33,7 +33,6 @@ end
 
 Verilog HDLでは`module`を使って回路ブロックを作成します。
 
-#### 例：ANDゲート
 ```verilog
 module and_gate (
     input wire inA,  // 1bitの入力信号
@@ -52,7 +51,6 @@ endmodule
 
 テストベンチは、記述した回路が正しく動作するかを検証するためのVerilog HDLコードです。
 
-### 例：ANDゲート用テストベンチ
 ```verilog
 module testbench;
     // パラメータ