VerilogHDLManual.md

@@ -14,7 +14,7 @@ Verilogでの基本構成は以下のようになります：
     - `reg` は記憶を持つ変数であり、フリップフロップ、状態変数など、クロックなどに応じて値が変化するような用途に使います
 - `assign`：**組み合わせ回路の論理式を記述するための代入文**。`wire` 型の信号に対して使用され、いつでも右辺の論理式に応じて出力が変化します。
 - `always`：**条件に基づく処理（順序回路や条件に基づいた組み合わせ回路）を記述するブロック**。
-    - `always @(posedge clk)` などクロックを指定して、**順序回路の動作**を記述することができます。
+    - `always @(posedge clk)` などクロックを指定して、**順序回路**の動作を記述することができます。
     - `always @(*)` のようにセンシティビティリストに `*` を使って、**条件に基づいた組み合わせ回路**を記述することができます。
 
 ```verilog