VerilogHDLManual.md

@@ -44,7 +44,7 @@ module and_gate (
 endmodule
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-このように`assign`を用いて、入力`inA`と`inB`のビット単位のAND演算をリアルタイムで出力`out`に反映する組み合わせ回路を記述しています。
+このように`assign`を用いて、入力`inA`と`inB`のビット単位のAND演算をただちに出力`out`に反映する組み合わせ回路を記述しています。
 
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