VerilogHDLManual.md

@@ -36,11 +36,11 @@ Verilog HDLでは`module`を使って回路ブロックを作成します。
 #### 例：ANDゲート
 ```verilog
 module and_gate (
-    input wire inA,
-    input wire inB,
-    output wire out
+    input wire inA,  // 1bitの入力信号
+    input wire inB,  // 1bitの入力信号
+    output wire out  // 1bitの出力信号
 );
-    assign out = inA & inB;
+    assign out = inA & inB;  // AND演算の組み合わせ回路
 endmodule
 ```