| ... | ... | @@ -8,7 +8,7 @@ Verilogは、ハードウェア設計のための記述言語（HDL: Hardware De |
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Verilogでの基本構成は以下のようになります：
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- `module`：回路のブロック（部品）
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- `input` / `output`：端子
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- `input` / `output`：入出力端子
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- `wire` / `reg`：信号を表現する変数（信号線やレジスタ）
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- `wire` は常に接続されている線、と考えるとよいと思います、モジュール間の接続、ピンの入出力など、の用途に使います
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- `reg` は記憶を持つ変数であり、フリップフロップ、状態変数など、クロックなどに応じて値が変化するような用途に使います
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