extra.md

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 巨大な`always`文がある場合、Vivadoは最適化をあきらめてしまいます。細かい単位で計算結果を`wire`に束縛することで、合成系へのヒントとできます。束縛した`wire`の名前のおかげで、クリティカルパスがどこなのかを判読することが容易になります。
 
 
+**回路を共通化する**
+
+* 難易度：1~2
+
+Verilog HDL の記述として`a + b`などを複数個所に書いてしまうと、書いた数だけの加算器が合成されてしまいます。
+しかし、それらは同時に使われないことが多いのでもったいないです。加算器への入力を切り替える回路を追加することで、加算器自体は一つだけしか生成されないようにしましょう。
+
+どこまで資源消費量が少ないプロセッサが書けるでしょうか？
+
 **Don't careな信号はどれか、考慮に入れる**
 
 * 難易度：2