evaluation.md

@@ -88,3 +88,15 @@ Iterations/Sec が Coremark スコアの値です。また、これを動作周
 ### Coremark_for_Synthesisのトレース
 
 要望がありましたので、Coremark_for_Synthesisのトレースも[内部用wiki](http://exp.mtl.t.u-tokyo.ac.jp/2021/b3exp-internal/wikis/home)に用意しました。クロック周波数の設定は1 MHzとなっていますので注意してください（クロック周波数を100 MHzなどにするとトレースが長大になりすぎるため、非常に低いクロック周波数としています）。
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+## どうしても動かない
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+以下の手順で確認およびデバッグを行ってください。
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+1. WNSが負の値になっていませんか。[周波数を落として](changeFrequency)みましょう
+1. 論理演算の結果をクロック信号や非同期リセット信号に使っていませんか。[FPGAに焼くと動かない](synchronousCircuit)のでやめましょう
+1. ラッチができていませんか。[ラッチができない書き方](VerilogHDLManual#組み合わせ回路を作るときの注意)をしましょう
+1. [RAMの書き方の注意](FPGARAM#注意)を守りましょう
+1. [Coremark_for_Synthesisのトレースを使ったデバッグ](evaluation#coremark_for_synthesisのトレース)を行いましょう
+1. [Uartのテストプログラムを使ったデバッグ](evaluation#uartのテストプログラム)を行いましょう
+1. ソースコードをgitlabにpushしたうえでTAにヘルプを求めましょう
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