run.md

@@ -43,24 +43,24 @@ CPU が一通り完成したら、その上でプログラムを動かすこと
 
 ```verilog
 module cpu_tb;
-    reg clk;
-    reg rst_n;
+    reg sysclk;
+    reg cpu_resetn;
     wire uart_tx;
 
     parameter CYCLE = 100;
 
-    always #(CYCLE/2) clk = ~clk;
+    always #(CYCLE/2) sysclk; = ~sysclk;;
 
     cpu cpu0(
-       .clk(clk),
-       .rst_n(rst_n),
+       .sysclk;(sysclk;),
+       .cpu_resetn(cpu_resetn),
        .uart_tx(uart_tx)
     );
 
     initial begin
-        #10     clk     = 1'd0;
-                rst_n    = 1'd0;
-        #(CYCLE) rst_n = 1'd1;
+        #10     sysclk;     = 1'd0;
+                cpu_resetn    = 1'd0;
+        #(CYCLE) cpu_resetn = 1'd1;
         #(プログラムの実行サイクル数以上の数字) $finish;
     end
 endmodule