| ... | ... | @@ -47,3 +47,8 @@ Clocking wizard とトップモジュールとを組み合わせ終わったら |
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## 論理合成・配置配線
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このHDLラッパーを論理合成・配置配線することで、所望の周波数のクロック信号がトップモジュールへと入力された回路をFPGA上で実現することができます。ここで、論理合成・配置配線に用いるソースは太字で表示されています。HDLラッパーの名前を右クリックして、 Set as Top を選択すると、名前が太字に変わり合成出来るようになります。以降、FPGAに書き込むまでの手順はこれまでと同様です。
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## ソースファイルの変更時
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HDLラッパーを作成した後は、ソースファイルを変更しても自動的には反映されなくなります。
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画面の上部に出現する「Refresh Changed Modules」「Refresh IP Catalog」を押しましょう。 |
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\ No newline at end of file |
