| ... | ... | @@ -159,5 +159,8 @@ ROM の場合も、write 線がないだけで RAM と同様です。すなわ |
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* `reg [31:0] mem [32:64];`みたいなこともVerilog HDLの仕様上書けますが、混乱の元なのでおすすめしません
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* 何が起こるかを**完全に**把握している場合以外は避けるのが無難です
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* `$readmemh("code.hex", mem, 15'h4000, 15'h7fff);`みたいなこともVerilog HDLの仕様上書けますが、混乱の元なのでおすすめしません
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* `$readmemh("code.hex", mem, 15'h4000, 15'h7fff);`みたいなこともVerilog HDLの仕様上書けますが、おすすめしません[^1]
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* ずらして読み込むくらいなら、当該ファイルを編集してしまったほうが良いです
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## 脚注
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[^1]:どうやらVivado2019ではシミュレーションでは動いても合成では動かないっぽい？ |
