FPGARAM.md

@@ -159,5 +159,8 @@ ROM の場合も、write 線がないだけで RAM と同様です。すなわ
 
 * `reg [31:0] mem [32:64];`みたいなこともVerilog HDLの仕様上書けますが、混乱の元なのでおすすめしません
     * 何が起こるかを**完全に**把握している場合以外は避けるのが無難です
-* `$readmemh("code.hex", mem, 15'h4000, 15'h7fff);`みたいなこともVerilog HDLの仕様上書けますが、混乱の元なのでおすすめしません
+* `$readmemh("code.hex", mem, 15'h4000, 15'h7fff);`みたいなこともVerilog HDLの仕様上書けますが、おすすめしません[^1]
     * ずらして読み込むくらいなら、当該ファイルを編集してしまったほうが良いです
+
+## 脚注
+[^1]:どうやらVivado2019ではシミュレーションでは動いても合成では動かないっぽい？