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RAM の書き方
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## RAM の種類
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FPGA 上で RAM を構成する方法には、フリップフロップ、分散RAM 、ブロックRAM の三種類があります。
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作り方によって回路面積や読み出しのタイミングなどが異なりますが、フリップフロップは回路面積を大きく消費するため、基本的には 分散RAM か ブロックRAM を使うようにしましょう。
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分散RAM と ブロックRAM の違いは、簡単に言ってしまえば、あらかじめ用意されている RAM を使うのが ブロックRAM 、LUT を用いて構成されるのが 分散RAM です。
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回路面積を消費しないのは ブロックRAM ですが、その分すこし制約がかかります。
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## 分散RAM
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1 read / 1 write の 分散RAM の記述例です。
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重要なのは、**書き込みのタイミングをクロックと同期する**ということです。
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```verilog
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module ram(clk, we, r_addr, r_data, w_addr, w_data);
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input clk, we;
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input [4:0] r_addr, w_addr;
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input [31:0] w_data;
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output [31:0] r_data;
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reg [31:0] mem [0:31]; //32bitのレジスタが32個(アドレスは5bit)
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always @(posedge clk) begin
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if(we) mem[w_addr] <= w_data; //クロックと同期して書き込まれる
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end
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assign r_data = mem[r_addr];
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endmodule
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```
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同時に読める数（read port 数）を増やすのも難しくはありません。単に入出力の信号線を増やし、`assign`文を複数にするだけです。
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同時に書ける数（write port 数）を増やすのも同様であり、記述上は[^1]難しくありません。当たり前ですが、同じ場所に複数同時に書き込んだりするとおかしなことになります。
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[^1]:実際にどういった回路が組みあがるか、という話になると難しいですが、その辺は論理合成ツールが頑張ってくれるので気にする必要はありません。
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## ブロックRAM
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1 read / 1 write の ブロックRAM の記述例です。
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重要なのは、**書き込みのタイミングと読み出しアドレスをそれぞれクロックと同期する**ということです。
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```verilog
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module ram(clk, we, r_addr, r_data, w_addr, w_data);
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input clk, we;
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input [4:0] r_addr, w_addr;
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input [31:0] w_data;
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output [31:0] r_data;
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reg [4:0] addr_reg;
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reg [31:0] mem [0:31];
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always @(posedge clk) begin
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if(we) mem[w_addr] <= w_data; //書き込みのタイミングを同期
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addr_reg <= r_addr; //読み出しアドレスを同期
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end
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assign r_data = mem[addr_reg];
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endmodule
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```
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port 数の増やし方は、分散RAM の時と同様です。
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## RAM の初期化
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RAM の初期化は、モジュール内に次の記述をすることで行うことができます（もちろん、パスは適宜読み替えてください）。
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```verilog
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initial $readmemh("/home/username/workspace/test.hex", mem)
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```
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`$readmemh` の引数には初期化したいデータが書かれた**テキストファイル**へのパスを記述します（バイナリデータではありません。十六進数で記述したテキストデータです）。
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```verilog
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0C00000000000000
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08_01_04_00 //アンダーバーを入れてもOK
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```
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`readmemh` の二進数版である `readmemb` もあります。この場合、参照するファイルには
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```verilog
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00001100000000000000000000000000
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00000100000000010000010000000000
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00000100000000100000000001001000
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000001_00000_00011_0000000001100101
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```
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などと記述します。
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次のような記述も可能です。
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```verilog
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integer i;
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initial begin
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for(i=0;i<32;i=i+1)
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mem[i]=0;
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end
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```
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```verilog
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initial begin
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mem[0]=32'h12345678;
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mem[1]=32'h87654321;
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// ...
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end
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```
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今回の実験ではプログラムをビルドすると、ICache と DCache のそれぞれの初期化データとして`code.hex`、`data.hex`が生成されるようになっています。
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従って、ICache と DCache それぞれで`readmemh`を用いて`.hex`を読み込んでください。
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## ROM の記述
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ROM の場合も、write 線がないだけで RAM と同様です。すなわち、読み出しを同期すれば ブロックRAM で構成されます。
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```verilog
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module rom(clk, r_addr, r_data);
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input clk;
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input [4:0] r_addr;
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output [31:0] r_data;
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reg [4:0] addr_reg;
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reg [31:0] mem [0:31]
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always @(posedge clk) begin
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addr_reg <= r_addr; //読み出しアドレスを同期
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end
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assign r_data = mem[addr_reg];
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endmodule
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```
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