| ... | ... | @@ -139,7 +139,6 @@ RAM の初期化は、モジュール内に次の記述をすることで行う |
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今回の実験ではプログラムをビルドすると、ICache と DCache のそれぞれの初期化データとして`code.hex`、`data.hex`が生成されるようになっています。
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従って、ICache と DCache それぞれで`readmemh`を用いて`.hex`を読み込んでください。
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## ROM の記述
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ROM の場合も、write 線がないだけで RAM と同様です。すなわち、読み出しのタイミングを同期すれば ブロックRAM で構成されます。
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| ... | ... | @@ -155,3 +154,10 @@ ROM の場合も、write 線がないだけで RAM と同様です。すなわ |
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end
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endmodule
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```
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## 注意
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* `reg [31:0] mem [32:64];`みたいなこともVerilog HDLの仕様上書けますが、混乱の元なのでおすすめしません
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* 何が起こるかを**完全に**把握している場合以外は無難です
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* `$readmemh("code.hex", mem, 15'h4000, 15'h7fff);`みたいなこともVerilog HDLの仕様上書けますが、混乱の元なのでおすすめしません
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* ずらして読み込むくらいなら、当該ファイルを編集してしまったほうが良いです |
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\ No newline at end of file |
