VerilogHDLManual.md

@@ -309,4 +309,4 @@ I give up.
 つまり，上の例では`a+b`まで読んだ後は`;`が来るかあるいは`- c`のようにまだ式が続くかという予想を立て，予想外の`endmodule`が来た時点でエラーとなるわけです．
 
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-[^1]: 組み合わせ回路でない、フリップフロップやRAMを作る際の`if`文（ライトイネーブル信号やリセットなど）の場合、全パターンを記述しなくてもかまいません。このような素子は、代入されない時は元の値を保持する機能があるためです。組み合わせ回路にはそのような機能がないため、「元の値を保持したいがしたい」風な記述をしてはいけません（そのような記述をすると組み合わせ回路ではなくなり、特にラッチが生成されてしまいます）。
+[^1]: 組み合わせ回路でない、つまりフリップフロップやRAMを作る際の`if`文（ライトイネーブル信号やリセットなど）の場合、全パターンを記述しなくてもかまいません。このような素子はもともと、代入されない時は元の値を保持する機能があるためです。組み合わせ回路にはそのような機能がないため、「元の値を保持したい」風の記述をしてはいけません（そのような記述をすると組み合わせ回路ではなくなり、特にラッチが生成されてしまいます）。