VerilogHDLManual.md

@@ -6,15 +6,16 @@ Verilog HDL 簡易マニュアル
 ```
 wire a;
 reg  b;
+reg  r;
 
 assign a = b;
-always @(*) begin
-    r = b;
+always @(posedge clk) begin
+    r <= b;
 end
 ```
 
 `always`文の中で代入する場合は`<=`を使います。また、その変数は`reg`として宣言する必要があります。
-`assign`文は、「いつでも」左辺と右辺が同じであることを記述しているため、「右辺の値が変化した時、左辺に代入する」ことを記述する`always`文の中では使えません。
+`assign`文は、「いつでも」左辺と右辺が同じであることを記述しているため、「特定の条件（クロックの立ち上がり、等）の時、左辺に代入する」ことを記述する`always`文の中では使えません。
 
 
 ## 数値