VerilogHDLManual.md

@@ -69,7 +69,7 @@ a <= a << 3;  // 3bit論理左シフト
 a <= a >>> 3; // 3bit算術右シフト
 ```
 
-C言語だと算術右シフトを選ぶ方法はないが、Verilog HDLでは`>>>`で書ける。
+C言語だと算術右シフトを選ぶ方法はないが、Verilog HDLでは`>>>`で書ける。`signed`な変数にのみ適用可能。
 
 ### 比較演算子