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Verilog HDL 簡易マニュアル
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## 代入
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wire a;
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reg b;
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assign a = b;
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always @(*) begin
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r = b;
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end
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`always`文の中で代入する場合は`<=`を使います。また、その変数は`reg`として宣言する必要があります。
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`assign`文は、「いつでも」左辺と右辺が同じであることを記述しているため、「右辺の値が変化した時、左辺に代入する」ことを記述する`always`文の中では使えません。
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## 数値
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