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先ほどダウンロードした後解凍した practice ディレクトリ内にある、`adder.v`、`top_module.v`、`testbench.v`をソースファイルとして追加し、`Next >`を押します。
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ここで、`adder.v`は全加算器、`top_module.v`はトップモジュール、`testbench.v`はシミュレーションに用いるためのファイルです。
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トップモジュールは、FPGA の入出力ピンと直接つながっているモジュールであり、トップモジュール内に他のモジュールを階層的に配置していくことで論理回路を作成します。
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Vivado では特に設定をしなくてもこうしたモジュール間の関係をおおむね正確に読み取ってくれますが、できる限り明示的に設定しておくとよいでしょう。ここでは`adder.v`、`top_module.v`はsynthesis&simulationに、`testbench.v`はsimulation onlyに設定します。
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Vivado では特に設定をしなくてもこうしたモジュール間の関係や役割をおおむね正確に読み取ってくれますが、できる限り明示的に設定しておくとよいでしょう。ここでは`adder.v`、`top_module.v`の`HDL Source For`を`Synthesis & Simulation`に、`testbench.v`については`Simulation only`に設定します。
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ここで使用したソースファイルが何を記述しているものなのかわからない場合、[ソースファイルの解説](./example)を参照してください。
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