... | ... | @@ -258,7 +258,7 @@ endmodule |
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```
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なお二ポートのうち片方をread-firstに、もう片方をwrite-firstにすることも可能です。
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その場合、両ポートで同じアドレスを指定しread-firstなポートに書き込んだ場合、もう一方の側では**Verilogの記述にかかわらず**古い値が読み出されます。一方、両ポートで同じアドレスを指定しwrite-firstなポートに書き込んだ場合、もう一方の側で読み出される値は不定です。
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その場合、両ポートで同じアドレスを指定しwrite-firstなポートに書き込んだ場合、もう一方の側で読み出される値は不定です。
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```verilog
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module databram(addr1, rdata1, we1, wdata1, addr2, rdata2, we2, wdata2, clk);
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